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设计时间缩短10倍,PPA提升20%,AI终于要革新芯片设计了

本文作者:包永刚 2020-03-20 18:39
导语:全球两大EDA巨头Synopsys和Cadence相继发布了采用AI的设计工具,可以缩短芯片的设计时间高达10倍,芯片PPA提升20%,并降低芯片的设计成本。

AI芯片支撑了AI变革了众多行业,但芯片自动化设计工具EDA自1993年之后就放缓了创新的步伐,随着半导体制造工艺的演进,芯片设计以及EDA工具们面临着越来越大的挑战。

好消息是,全球两大EDA巨头Synopsys和Cadence相继发布了采用AI的设计工具,可以缩短芯片的设计时间高达10倍,芯片PPA提升20%。

设计时间缩短10倍,PPA提升20%,AI终于要革新芯片设计了

两大EDA巨头产品相继引入AI

上周,Synopsys宣布推出首个用于芯片设计的自主AI应用程序——DSO.ai(Design Space Optimization AI)。这个AI推理引擎能够在芯片设计的巨大求解空间里搜索优化目标。

根据三星设计平台开发部执行副总裁Jaehong Park的说法,原本需要多位设计专家耗时一个多月才可完成的设计,DSO.ai只要短短3天即可完成。

DSO.ai做了什么?如今,芯片设计是一个蕴藏着许多可优化方案的巨大求解空间,其求解空间的规模是围棋的数万亿倍。但要在如此巨大的空间进行搜索是一项非常费力的工作,在现有经验和系统知识的指导下仍需要数周的实验时间。

除此之外,芯片设计流程往往会消耗并生成数TB的高维数据,这些数据通常在众多单独优化的孤岛上进行区分和分段。要创建最佳设计方案,开发者必须获取大量的高速数据,并在分析不全面的情况下,即时做出极具挑战的决策,这通常会导致决策疲劳和过度的设计约束。

DSO.ai引擎所做的,是通过获取由芯片设计工具生成的大数据流,并用其来探索搜索空间、观察设计随时间的演变情况,同时调整设计选择、技术参数和工作流程,以指导探索过程向多维优化的目标发展。

这个引擎使用了Synopsys研发团队发明的机器学期来执行大规模搜索任务,自主运行成千上万的探索矢量,并实时获取千兆字节的高速设计分析数据。

通过两年多与学界以及产业界的合作,借助DSO.ai可以得到更加优化的设计解决方案,加速芯片的上市时间,并且还能够降低芯片的设计和制造总体成本。

本周三,另一大EDA巨头Cadence也宣布推出已经过数百次先进工艺节点成功流片验证的新版Cadence数字全流程,进一步优化功耗,性能和面积,广泛应用于汽车,移动,网络,高性能计算和人工智能(AI)等各个领域。

这一新版的流程采用了支持机器学习(ML)功能的统一布局布线和物理优化引擎等多项业界首创技术,吞吐量最高提升3倍,PPA最高提升20%,助力实现卓越设计。ML功能可以让用户用现有设计训练Cadence数字全流程iSpatial优化技术,实现传统布局布线流程设计裕度的最小化。

MediaTek公司计算和人工智能技术事业部总经理Dr. SA Hwang说:“通过Innovus设计实现系统GigaOpt优化器工具新增的ML能力,我们得以快速完成CPU核心的自动训练,提高最大频率,并将时序总负余量降低80%。签核设计收敛的总周转时间可以缩短2倍。”

三星电子代工设计平台开发执行副总裁Jaehong Park则表示,“Cadence数字全流程的iSpatial技术可以精确预测完整布局对PPA的优化幅度,实现RTL,设计约束和布局布线的快速迭代,总功耗减少6%,且设计周转时间加快3倍。同时,Cadence独特的ML能力让我们在Samsung Foundry的4nm EUV节点训练设计模型,实现了5%额外性能提升和5%漏电功率减少。

芯片设计终于迎来变革

EDA(Electronic design automation,电子设计自动化),是指利用计算机辅助设计(CAD)软件来完成超大规模集成电路(VLSI)芯片的功能设计、综合、验证、物理设计(包括布局、布线、版图、设计规则检查等)等流程的设计方式。

在EDA出现之前,设计人员必须手工完成集成电路的设计、布线等工作,物理设计人员需要处理每一个晶体管,甚至是那些组成逻辑门(如NAND、NOR以及其他逻辑功能等)的晶体管。但随着摩尔定律的发展,更大、性能也更强的芯片(die)被制造出来,再让设计者们处理每一个晶体管变得越来越不现实。

于是,整个产业把目光转向了抽象化(abstraction)——即在一个更高的层次上进行设计,而把那些底层的细节都归并到库和CAE(Computer Aided Engineering,计算机辅助工程)工具中——就类似于软件产业所做的事情。

CAE系统配备了专门用于IC设计的硬件和软件的计算机,但当时能够使用计算机辅助设计(CAD,Computer Aided Design)的只有实力强大的半导体公司的团队,这些团队中的设计人员技艺精湛,擅长复杂的逻辑和物理设计、库和过程开发、封装以及其他一些专业方面。

专用集成电路(ASICs,applicationspecific ICs)的出现改变了这一情形,ASIC可以让设计者们不需要了解IC的物理版图、加工工艺,或者说,事实上他们根本不需了解任何非数字层面的东西,让更多的人可以追逐摩尔定律的浪潮。

设计自动化行业认识到了这一点, 并创造了一些半定制和定制( semi-customandcustom)方法,使得系统设计师们不需要达到CAD工程师那样的理解水平就能设计硅片。当然,通过支持ASIC设计,CAE工作站和EDA系统得到了迅速扩张,系统设计者也比哪些内部CAD团队更加开放。

但摩尔定律的持续发挥作用,即便有了支持ASIC设计的EDA,要设计大型电路依旧是一个艰巨的任务,同时,为了达到更高的生产率水平,需要心意层次的抽象化。

这时,设计的方法需要进一步提升,其中的一个关键是,由设计界提出的新层次的抽象化,在CAE的帮助下转化为生产力,成为了产业界的标准。这即是所谓的寄存器传输级(RTL,Register-Transfer Level)抽象。于是设计自动化公司们意识到它们需要跟进到RTL并努力提高设计人员的生产力,Synopsys在推进抽象化前沿发展做出了重大的贡献。

RTL进一步扩展了芯片设计群体,就像系统设计工具扩展了ASIC设计群体那样。

但自EDA从1993年进入成熟使其之后,这个领域的创新就开始放缓。可惜的是,芯片行业的挑战依旧在快速增加,即便有更好的模拟与仿真技术和IP市场的发展,随着2007年SoC成为人们关注的焦点,并且摩尔定律也在放缓,EDA面临着更大的挑战。

所以,而这一次,两大EDA巨头在其产品中引入AI,可谓是EDA行业自进入成熟期时候难得看到的创新。但业界对于新产品的接受程度以及影响力,还需要等到更多用户使用Cadence和Synopsys的产品之后才能得出结论。

雷锋网参考 清华大学出版社出版的《电路与系统简史》 雷锋网(公众号:雷锋网)雷锋网

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